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IRIGtimeM: IRIG-B主站IP核 |
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IRIGtimeM 在FPGA器件上實(shí)現(xiàn)兼容IRIG 200-04的時(shí)間同步主站。該IRIG-B主站IP旨在支持所有IRIG-B編碼表達(dá)式以及DCLS和AM調(diào)制，以提供最大的靈活性。
此IRIG-B主站IP每秒生成IRIG-B幀，包括必選和可選的時(shí)間信息（秒、分鐘、小時(shí)、天、年、控制功能和連續(xù)二進(jìn)制秒數(shù)），具體取決于配置上所選擇的IRIG-B時(shí)間代碼。該IP被設(shè)計(jì)為提供自主操作，需要盡可能少的配置。
以下Xilinx FPGA系列支持IRIG timeM：
- 6系列（Spartan，Virtex）
- 7系列（Zynq，Spartan，Artix，Kintex，Virtex）
- Ultrascale（Kintex，Virtex）
- Ultrascale +（Zynq MPSoC，Kintex，Virtex）
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用于Xilinx Vivado工具的網(wǎng)管以太網(wǎng)交換機(jī)IP內(nèi)核 |
通過利用新的Xilinx Vivado工具，可以輕松地將其集成到你的FPGA設(shè)計(jì)中，該工具允許在圖形用戶界面中使用IP內(nèi)核，并以簡便的方式配置IP參數(shù)。
IRIGtimeM 主要特點(diǎn)：
- 符合IRIG 200-04的時(shí)間同步主站
- 支持DCLS和AM調(diào)制
- 支持所有IRIG-B編碼表達(dá)式，包括年份信息、控制功能和直線二進(jìn)制秒
- 輸出類型（IRIG-B時(shí)間碼）可在實(shí)施前和運(yùn)行中配置
- 精確的IRIG-B輸出，以提供納秒級(jí)精度
- IP初始設(shè)置的32位時(shí)間戳輸入
- 定期脈沖輸出用于測試
IRIGtimeM IP內(nèi)核框圖如下圖所示：
參考設(shè)計(jì)支持的板：
- SoC-e SMARTzynq brick（推薦）
- 對(duì)于其他Xilinx/Avnet/SoC-e板，我們可以提供限時(shí)IP內(nèi)核進(jìn)行評(píng)估。
欲了解更多信息，請聯(lián)系我們：info@hkaco.com。 |
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